深次微米矽製程技術

矽積體電路製程的特徵及尺寸縮小到深次微米（deep submicron meter），經歷幾個階段，0.35μm、0.25μm、0.18μm；有可能在不久的將來到達0.13μm、0.10μm，甚或到達極限值的0.07μm。相關的製程、設備、材料或廠務設施，都有革命性的更新和進步。微影照像是受到影響最大的製程。DRAM的電晶體的閘極結構和材料、工程。高介電常數材料使電容量保持夠大。金屬化製程、阻障層、內嵌、快閃、鐵電記憶體結構等。高深寬比的乾蝕刻製程需要高密度電漿；降低阻容延遲（RC delay）使用低介電常數材料和銅製程。新製程有雙大馬士革（dual damascene）、電鍍（electroplating）、無電極電鍍（electroless plating）和／或金屬有機化學氣相沉積（MOCVD）。奈米元件更製作出單電子電晶體。晶圓尺寸由8吋擴大為12吋，為的不止是提高良率、提高機器使用率；也考慮到生產力，節省工廠面積、還要兼顧人工學（ergonomics）和減少化學藥液以利環保。
本書配合拙著電子材料、半導體製程設備、工業電子學構成一完整系列。期望給想從事半導體的同學和研究生，或和半導體製程相關行業的工程師、經理、教授、老師們一項便捷的參考。

作者簡介：

張勁燕
現職：逢甲大學電子工程系副教授
學歷：交通大學電子工程系研究所博士
經歷：新加坡Intersil電子公司工程師
　　　ITT環宇電子公司工程部經理
　　　台灣電子電腦公司半導體廠廠長
　　　萬邦電子公司總工程師
　　　明新工專電子科副教授（或兼科主任）
　　　逢甲大學電機系副教授（或兼系主任）
專長：半導體元件、物理
　　　VLSI製程設備及廠務
　　　奈米科技
　　　積體電路構裝

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