Verilog：ARM嵌入式系統設計 Base on FPGA

使用Verilog HDL 進行程式設計到底屬於硬體設計還是軟體設計？這是一個很難回答的問題。它處於傳統的硬體設計和軟體設計的交叉點：描述的對象是硬體，但採用的方法和軟體設計類似。市面上充斥著各種介紹Verilog HDL 設計的書，但都是以介紹Verilog HDL 的語法為主，兼而列出一些簡單邏輯的Verilog RTL 描述。但沒有一本書介紹如何使用這種精簡的語言進行成熟作品的設計，本書填補了這方面的空白。

使用Verilog HDL 進行程式設計到底屬於硬體設計還是軟體設計？這是一個很難回答的問題。它處於傳統的硬體設計和軟體設計的交叉點：描述的對象是硬體，但採用的方法和軟體設計類似。市面上充斥著各種介紹Verilog HDL 設計的書，但都是以介紹Verilog HDL 的語法為主，兼而列出一些簡單邏輯的Verilog RTL 描述。但沒有一本書介紹如何使用這種精簡的語言進行成熟作品的設計，本書填補了這方面的空白。

第1章 數位電路設計模型
1.1 最初的模型—帶有輸入輸出的模組
1.2 組合邏輯
1.3 時序邏輯
1.4 同步電路
1.5 同步電路時序路徑
1.6 RTL 描述
1.7 綜合產生電路
第2章 Verilog RTL 程式設計
2.1 Verilog 語言與RTL 描述
2.2 Verilog 描述敘述對應電路
2.3 如何進行RTL 設計
2.4 RTL 設計要點
2.5 UART 序列埠通訊設計實例
第3章 Modelsim 模擬
3.1 模擬的意義
3.2 testbench 檔案
3.3 Modelsim模擬工具
3.4 UART序列埠模擬實例
第4章 FPGA開發板原型驗證
4.1 FPGA內部結構
4.2 FPGA開發板
4.3 FPGA設計開發流程
4.4 FPGA設計內部單元第5章地理定位
4.5 UART設計在Altera FPGA的下載執行
4.6 UART設計在Xilinx FPGA的下載執行
第5章 ARM9微處理器程式設計模型
5.1 ARM公司歷史
5.2 ARM處理器架構
5.3 微處理器基本模型
5.4 ARMv4架構模式
5.5 ARMv4架構內部暫存器
5.6 ARMv4架構的例外中斷
5.7 ARMv4架構支援的ARM指令集
5.8 ARM指令與中斷分析
第6章 相容ARM9微處理器Verilog RTL設計
6.1 確定RTL設計的輸入輸出通訊埠
6.2 經典的三級管線架構
6.3 經典的五級管線架構
6.4 三級管線改進架構
6.5 適於相容ARM9 微處理器的三級架構
6.6 影響管線架構執行的四種狀況
6.7 第一級：取指階段的Verilog RTL 實現
6.8 第二級：乘法運算階段的Verilog RTL 實現
6.9 第三級：加法運算階段的Verilog RTL 實現
6.10 暫存器組的寫入
6.11 CPSR/SPSR 的寫入
6.12 資料池的讀寫
6.13 第四級：讀取操作資料的回寫
第7章 Hello World — 相容ARM9 處理器核心執行的第一個程式
7.1 以FPGA 為基礎的SoC 設計流程
7.2 使用RealView MDK 編譯Hello World 程式
7.3 Modelsim 模擬輸出Hello World
7.4 建立hello World 的FPGA 設計專案
第8章 Dhrystone Benchmark — 相容ARM9 處理器核心效能測試
8.1 Dhrystone 2.1 介紹
8.2 移植Dhrystone 2.1 進行編譯
8.3 使用Modelsim 模擬執行Dhrystone Benchmark
8.4 線上可程式設計的FPGA SoC 設計專案
8.5 Dhrystone Benchmark在開發板中執行
第9章 uClinux模擬—結合SkyEye，啟動不帶MMU的作業系統
9.1 ARM7TDMI-S處理器核心
9.2 以ARM7TDMI為核心的微控制器
9.3 uClinux嵌入式作業系統
9.4 SkyEye硬體模擬平台
9.5 Modelsim下模擬uClinux啟動過程
第10章 Linux作業系統模擬—結合mini2440開發板，啟動附有MMU的作業系統
10.1 ARM920T處理器核心
10.2 S3C2440A 32位元微控制器
10.3 mini2440 ARM9開發板
10.4 NAND Flash模擬模型
10.5 為相容ARM9處理器核心增加輔助處理器指令
10.6 建立模擬Linux作業系統的testbench
附錄A 啟動Linux作業系統的全部列印log資訊11.1 設計介面
附錄B 相容ARM9處理器核心帶註釋的Verilog RTL程式
附錄C 相關網址

第1章 數位電路設計模型
1.1 最初的模型—帶有輸入輸出的模組
1.2 組合邏輯
1.3 時序邏輯
1.4 同步電路
1.5 同步電路時序路徑
1.6 RTL 描述
1.7 綜合產生電路
第2章 Verilog RTL 程式設計
2.1 Verilog 語言與RTL 描述
2.2 Verilog 描述敘述對應電路
2.3 如何進行RTL 設計
2.4 RTL 設計要點
2.5 UART 序列埠通訊設計實例
第3章 Modelsim 模擬
3.1 模擬的意義
3.2 testbench 檔案
3.3 Modelsim模擬工具
3.4 UART序列埠模擬實例
第4章 FPGA開發板原型驗證
4.1 FPGA內部結構
4.2 FPGA開發板
4.3 FPGA設計開發流程
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