第1章　序　章1-11.1　單相時脈同步電路1-11.1.1　邏輯閘和組合邏輯電路1-31.2　DFlipFlop1-41.1.3　單相時脈同步電路的性能1-51.2　硬體描述語言1-61.2.1　硬體描述語言的歷史1-61.2.2　Verilog-HDL和VHDL1-71.2.3　HDL的優點1-81.2.4　HDL設計的準備1-91.4.1　FPGA的結構1-141.4.2　SRAM型的FPGA結構1-151.4.3　FPGA的設計方法1-19第2章　Verilog-HDL入門2-12.1　設計敘述2-12.1.1　順序線路的敘述範例-四位元計數器2-12.1.2　順序線路的敘述範例(1)-四位元計數器2-32.1.3　順序線路的範例(2)－具有非同步重設功能的2-42.2　邏輯模擬2-62.2.1　何謂模擬？－LSI的功能測試2-62.2.2　具有非同步重設功能的四位元計數器的模擬2-72.3　本章的目標2-10第3章　Verilog-HDL的文法3-13.1　註釋(comment)3-13.2　辨別名稱3-23.3　數值的表示3-33.4　匯流排(bus)3-43.5　變數€€M高阻值€€?-43.6　運算子3-53.6.1　算數運算子和位移運算子3-53.6.2　關係運算子和邏輯運算子3-53.6.3　位元邏輯運算子3-63.6.4　連結運算子3-63.6.5　條件運算子3-63.7　reg和wire3-73.8　assign指令3-83.9　程序代入文3-83.9.1　Blocking代入文3-83.9.2　Non-Blocking代入文3-93.9.3　Blocking代入文容易產生的問題3-103.10　系統工作(systemtask)3-113.10.1　$finish3-123.10.2　$monitor3-123.10.3　$display和$strobe3-133.11　記憶體和$readmemh3-133.11.1　記憶體的宣告3-143.11.2　記憶體初始值的設定方法3-153.12　延遲和反相器3-173.12.1　延遲(#)3-173.12.2　事件(@)3-183.13.1　begin～end區塊(順序區塊)3-203.13.2　if3-213.13.3　case3-213.13.4　casex3-223.14　函式(function)3-233.15　模組(Module)3-253.16　結　語3-25第4章　可能的合成敘述法4-14.1　組合線路4-14.1.1　利用assign指令的敘述方法4-14.1.2always@區塊敘述4-34.1.3　利用函式(function)來敘述4-44.2　三態緩衝器4-44.3.1　邊緣驅動型正反器4-54.3.2　同步順序電路的敘述範例4-74.4　電位感應的邏輯設計4-104.5　在進行邏輯合成時敘述必須注意的事項4-104.5.1　組合線路和電位感應的不同點4-104.5.2　可以模擬但無法合成的敘述4-124.5.3　可以邏輯合成但無法模擬的敘述4-12第5章　桌上型電子計算機的設計5-15.1　BCD和二進位5-15.2　FPGA的線路圖5-25.3　二進位數字的儲存電路設計5-35.4　運算線路的設計5-115.5　桌上型電子計算機的運算電路5-165.6　計算機的設計5-175.6.1　減法和負數5-175.6.2　桌上型電子計算機的HDL設計5-19第6章　電子計算機的週邊電路設計6-16.1　二進位BCD轉換＋LED輸出電路的設計6-16.2　非同步同步轉換電路的設計6-5第7章　Cellbase/閘極陣列方式的mapping7-17.1　邏輯合成7-37.1.1　RTL合成和邏輯合成7-47.1.2　技術mapping和最佳化7-47.1.3　Netlist的模擬7-67.2　自動線路佈局7-87.2.1　FPGA的線路佈局(mapping)7-87.2.2　cellbase的自動線路佈局7-97.2.3　閘極陣列(gatearray)的自動線路配置7-107.2.4　cell配置和配線方向7-117.2.5　cellbase配置線路的library7-127.2.6　閘極陣列(gatearray)自動導線配置的library7-157.2.7　導線配置的流程7-187.3　設計驗證7-297.4　Macro的產生7-297.5　佈局和設計準則7-317.5.1　佈　局7-317.5.2　設計準則7-32

第1章　序　章1-11.1　單相時脈同步電路1-11.1.1　邏輯閘和組合邏輯電路1-31.2　DFlipFlop1-41.1.3　單相時脈同步電路的性能1-51.2　硬體描述語言1-61.2.1　硬體描述語言的歷史1-61.2.2　Verilog-HDL和VHDL1-71.2.3　HDL的優點1-81.2.4　HDL設計的準備1-91.4.1　FPGA的結構1-141.4.2　SRAM型的FPGA結構1-151.4.3　FPGA的設計方法1-19第2章　Verilog-HDL入門2-12.1　設計敘述2-12.1.1　順序線路的敘述範例-四位元計數器2-12.1.2　順序線路的敘述範例(1)-四位元計數器2-32.1.3　順序線路的範例(2)－具有非同步重設功能的2-42.2　邏輯模擬2-6...