前言
第1章數位電路設計模型
1.1最初的模型—帶有輸入輸出的模組
1.2組合邏輯
1.3時序邏輯
1.4同步電路
1.5同步電路時序路徑
1.6RTL描述
1.7綜合產生電路
第2章VerilogRTL程式設計
2.1Verilog語言與RTL描述
2.2Verilog描述敘述對應電路
2.3如何進行RTL設計
2.4RTL設計要點
2.5UART序列埠通訊設計實例
第3章Modelsim模擬
3.1模擬的意義
3.2testbench檔案
3.3Modelsim模擬工具
3.4UART序列埠模擬實例
第4章FPGA開發板原型驗證
4.1FPGA內部結構
4.2FPGA開發板
4.3FPGA設計開發流程
4.4FPGA設計內部單元第5章地理定位
4.5UART設計在AlteraFPGA的下載執行
4.6UART設計在XilinxFPGA的下載執行
第5章ARM9微處理器程式設計模型
5.1ARM公司歷史
5.2ARM處理器架構
5.3微處理器基本模型
5.4ARMv4架構模式
5.5ARMv4架構內部暫存器
5.6ARMv4架構的例外中斷
5.7ARMv4架構支援的ARM指令集
5.8ARM指令與中斷分析
第6章相容ARM9微處理器VerilogRTL設計
6.1確定RTL設計的輸入輸出通訊埠
6.2經典的三級管線架構
6.3經典的五級管線架構
6.4三級管線改進架構
6.5適於相容ARM9微處理器的三級架構
6.6影響管線架構執行的四種狀況
6.7第一級：取指階段的VerilogRTL實現
6.8第二級：乘法運算階段的VerilogRTL實現
6.9第三級：加法運算階段的VerilogRTL實現
6.10暫存器組的寫入
6.11CPSR/SPSR的寫入
6.12資料池的讀寫
6.13第四級：讀取操作資料的回寫
第7章HelloWorld—相容ARM9處理器核心執行的第一個程式
7.1以FPGA為基礎的SoC設計流程
7.2使用RealViewMDK編譯HelloWorld程式
7.3Modelsim模擬輸出HelloWorld
7.4建立helloWorld的FPGA設計專案
第8章DhrystoneBenchmark—相容ARM9處理器核心效能測試
8.1Dhrystone2.1介紹
8.2移植Dhrystone2.1進行編譯
8.3使用Modelsim模擬執行DhrystoneBenchmark
8.4線上可程式設計的FPGASoC設計專案
8.5DhrystoneBenchmark在開發板中執行
第9章uClinux模擬—結合SkyEye，啟動不帶MMU的作業系統
9.1ARM7TDMI-S處理器核心
9.2以ARM7TDMI為核心的微控制器
9.3uClinux嵌入式作業系統
9.4SkyEye硬體模擬平台
9.5Modelsim下模擬uClinux啟動過程
第10章Linux作業系統模擬—結合mini2440開發板，啟動附有MMU的作業系統
10.1ARM920T處理器核心
10.2S3C2440A32位元微控制器
10.3mini2440ARM9開發板
10.4NANDFlash模擬模型
10.5為相容ARM9處理器核心增加輔助處理器指令
10.6建立模擬Linux作業系統的testbench
附錄A啟動Linux作業系統的全部列印log資訊11.1設計介面
附錄B相容ARM9處理器核心帶註釋的VerilogRTL程式
附錄C相關網址

前言
第1章數位電路設計模型
1.1最初的模型—帶有輸入輸出的模組
1.2組合邏輯
1.3時序邏輯
1.4同步電路
1.5同步電路時序路徑
1.6RTL描述
1.7綜合產生電路
第2章VerilogRTL程式設計
2.1Verilog語言與RTL描述
2.2Verilog描述敘述對應電路
2.3如何進行RTL設計
2.4RTL設計要點
2.5UART序列埠通訊設計實例
第3章Modelsim模擬
3.1模擬的意義
3.2testbench檔案
3.3Modelsim模擬工具
3.4UART序列埠模擬實例
第4章FPGA開發板原型驗證
4.1FPGA內部結構
4.2FPGA開發板
4.3FPGA設計開發流程
4.4FPGA設計內部單元第5章地理定位...