VLSI概論（修訂四版）

第一部份　VLSI設計原理與系統設計第一章　VLSI與MOS元件1-11.1　前言1-21.1-1　積體電路的發展1-21.1-2　積體電路製作技術簡介1-41.2　加強型MOS1-61.2-1　nMOS1-71.2-2　pMOS1-91.3　互補式MOS(CMOS)1-111.4　體效應(BodyEffect)1-121.5　Latch-Up1-141.6　臨限電壓1-161.7　小結(Summary)1-161.8　習題1-17第二章　CMOS製程技術2-12.1　積體電路基本製程技術2-22.1-1　摻雜技術(dopping)2-32.1.2　氧化技術(oxidation)2-42.1-3　累晶技術(epitaxial)2-52.1-4　蝕刻技術(etching)2-62.1-5　其他相關技術2-92.2　CMOS製程技術2-92.2-1　P型阱CMOS技術2-102.2-2　N型阱CMOS技術2-142.3　設計規則(designrule)2-152.4　良率(yield)2-202.5　小結(Summary)2-222.6　習題2-23第三章　MOS基本電路介紹3-13.1　當開關使用的MOS3-23.2　MOS基本邏輯電路3-53.2-1　反相器(inverter)3-53.2-2　反及閘(NANDgate)3-83.2-3　反或閘(NORgate)3-103.2-4　複合邏輯電路(Compoundlogicgate)3-123.2-5　多工器3-163.2-6　記憶單元3-183.3　實際電路考慮的問題3-193.3-1　驅動較大負載的電路3-203.3-2　電子移轉現象(Electromigration)3-253.3-3　接線電容進一步的考慮3-263.4　小結(Summary)3-273.5　習題3-28第四章　電路性能分析4-14.1　電阻估算4-24.1-1　通道電阻(channelresistance)4-34-1.2　非長方形物質的電阻值4-44.2　電容估算4-54.2-1　閘極電容4-64.2-2　擴散層電容4-74.2-3　其他電容4-94.2-4　導線長度的限制4-124.3　延遲時間(delaytime)4-134.3-1　上升時間(risetime)4-164.3-2　下降時間(falltime)4-174.3-3　電晶體尺寸大小4-184.3-4　時間延遲的估算4-194.4　直流轉移曲線4-224.4-1　雜訊邊限(noisemargin)4-254.5　功率消耗(powerdissipation)4-284.5-1　靜態功率消耗4-294.5-2　動態功率消耗4-314.6　CMOS和nMOS的比較4-334.7　小結(Summary)4-344.8　習題4-35第五章　CMOS電路設計5-15.1　邏輯電路設計5-25.1-1　時脈靜態邏輯(clockedstaticlogic)5-25.1-2　動態CMOS邏輯(DynamicCMOSlogic)5-125.1-3　CMOS骨牌邏輯(CMOSdominologic)5-205.1-4　管線式電路(pipelinecircuit)5-245.2　設計時考慮的要件5-255.2-1　電晶體的尺寸大小5-265-2.2　邏輯閘的輸入個數5-275.2-3　汲極與源極電容5-305.3　輸出輸入電路結構(I/OPADstructure)5-325.3-1　整體架構5-335.3-2　VDD和VSSPADs5-355.3-3　輸出PAD(outputPAD)5-355.3-4　輸入PAD(inputPAD)5-365.3-5　三態PAD(tri-statePAD)5-385.3-6　雙向PAD(bidirectionalPAD)5-405.4　一些特殊CMOS電路5-415-4.1　虛擬NMOS(PseudoNMOS)5-415.4-2　傳輸邏輯(Passtransistorlogic)5-435.4-3　差分開關邏輯(Differentialcascodevoltageswitchlogic)5-465.5　各種邏輯電路比較5-495.6　小結(Summary)5-515.7　習題5-51第六章　積體電路設計與佈局方法6-16.1　佈局法6-26.2　光罩與條形圖6-36.2-1　從條形圖到佈局圖6-66.2-2　基本邏輯電路佈局圖6-116.2-3　佈局時應注意的問題6-206.3　設計方式6-256.3-1　結構化設計6-266.3-2　閘陣列(gatearray)設計6-286.3-3　標準單元(standardcell)設計6-316.3-4　全定製(fullcustom)設計6-336.3-5　以上三種設計方式的比較6-346.3-6　可程式邏輯陣列(PLA)設計6-356.4　設計者的工具箱6-416.4-1　邏輯層次(logicallevel)6-426.4-2　開關層次(switchlevel)6-426.4-3　時序層次(timinglevel)6-436.4-4　電路層次(circuitlevel)6-436.4-5　電路圖編輯器(SchematicEditor)6-446.4-6　佈局圖編輯器(LayoutEditor)6-446.5　小結(Summary)6-456.6　習題6-46第七章　低功率電路設計與可測試性電路設計7-17.1　低功率電路設計7-27.1-1　各種功率的消耗7-27.1-2　低功率電路設計的方向7-57.1-3　低功率電路設計的電路結構7-107.2　可測試性電路設計7-167.2-1　錯誤模型(faultmodel)7-177.2-2　測試樣本的產生7-227.2-3　可測試性(testability)7-257.2-4　掃瞄設計(scandesign)7-287.2-5　周邊掃瞄標準7-307.2-6　Scan設計的實踐與問題7-347.3　小結(Summary)7-387.4　習題7-39第八章　子電路系統設計8-18.1　加法器8-38.1-1　進位漣波加法器8-78.1-2　進位漣波加/減法器8-88.1-3　先行進位加法器(carrylook-aheadadder)8-108.1-4　曼徹司特進位鍊加法器(manchestercarrychainadder)8-158.2　乘法器8-178.2-1　平行乘法器(parallelmultiplier)8-188.2-2　草上飛乘法器(on-the-flymultiplier)8-208.2-3　管線式乘法器(pipelinemultiplier)8-248.3　計數器8-298.3-1　非同步計數器8-308.3-2　同步計數器8-318.4　記憶體8-338.4-1　RAM8-338.4-2　ROM8-378.5　小結(Summary)8-398.6　習題8-39第二部份　EDA工具介紹第九章　Laker簡介9-19.1　關於Laker9-29.2　設計元件庫與資料庫9-39.3　高性能佈局編輯器9-39.4　LogicBrowsing9-49.5　電晶體擺放器9-59.6　MagicCellTM(MCell)9-59.7　連結取向的佈局9-69.8　點對點的繞線器9-69.9　佈局規則取向的編輯9-79.10　客製化的平面規劃器9-79.11　互動式DRC9-8第十章　使用者介面10-110.1　簡介10-210.2　使用者介面功能10-210.3　Laker主視窗10-310.4　Laker設計視窗10-410.5　Laker物件選擇方法10-12第十一章　快速使用Laker11-111.1　簡介11-211.2　輸入設計11-211.3　設計規則驅策的佈局11-411.4　MagicCell操作11-911.5　電晶體的串接與擺放11-1211.6　整合佈局自動化11-1811.7　佈線連接11-2011.8　設計驗證11-27第十二章　TannerToolsPro簡介12-112.1　Tanner的設計流程12-212.2　TannerToolsPro在IC設計流程上的地位12-512.3　TannerToolsPro包含的軟體12-91.-4　系統需求12-10第十三章　S-Edit13-113.1　S-Edit的視窗介紹13-213.2　S-Edit的檔案結構13-813.3　S-Edit設定13-1013.4　開始進行設計13-1513.5　編輯與繪製13-2613.6　電路的聯結13-3313.7　屬性與電路檔案13-3913.8　例子導引13-4613.9　練習13-6013.10　計劃13-61第十四章　L-Edit與LVS14-114.1　L-Edit的視窗介紹14-214.2　L-Edit設定14-714.3　檔案與細胞(cells)14-2314.4　佈局14-3514.5　尋找與編輯14-4314.6　產生層次(generatelayers)14-4714.7　剖面圖(cross-sectionviewer)14-5014.8　例子導引14-5314.9　DRC、EXT、SPR與LVS14-5614.10　DRC14-5714.11　EXT14-5914.12　SPR14-6514.13　CIF與GDSII檔案的轉入與轉出14-7014.14　Lab：SPR的使用14-7214.15　LVS14-7714.16　練習14-8414.17　計劃14-85第十五章　T-Spice與W-Edit15-115.1　T-Spice的視窗介紹15-215.2　T-Spice命令工具15-415.3　W-Edit15-3315.4　W-Edit的視窗介紹15-3315.5　練習15-43第十六章　Lab：四位元加法器16-116.1　基本單元電路的設計與模擬16-216.2　基本單元的佈局與驗證16-1316-3　較大區塊電路的驗證16-1716.4　整個系統的驗證16-1916.5　整個系統的佈局與驗證16-2016.6　結論16-25附　錄　教育性晶片附-1數位積體電路附-2類比積體電路附-4備註附-7參考文獻參-1

第一部份　VLSI設計原理與系統設計第一章　VLSI與MOS元件1-11.1　前言1-21.1-1　積體電路的發展1-21.1-2　積體電路製作技術簡介1-41.2　加強型MOS1-61.2-1　nMOS1-71.2-2　pMOS1-91.3　互補式MOS(CMOS)1-111.4　體效應(BodyEffect)1-121.5　Latch-Up1-141.6　臨限電壓1-161.7　小結(Summary)1-161.8　習題1-17第二章　CMOS製程技術2-12.1　積體電路基本製程技術2-22.1-1　摻雜技術(dopping)2-32.1.2　氧化技術(oxidation)2-42.1-3　累晶技術(epitaxial)2-52.1-4　蝕刻技術(etching)2-62.1-5　其他相關技術2-92.2　CMOS製程技術2-92.2-1　P...